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台积电谈论其在5nm finfet上的制造工艺
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台积电的新型7nm FinFET（CLN7FF）制造工艺已进入批量生产阶段，因此代工厂已经在计划其5nm工艺路线图 ，希望在2020年某个时候准备就绪。
台积电谈论基于EUV技术的5nm工艺的改进
5nm将是第二个使用 Extreme UltraViolet（ EUV）光刻技术的台积电（TSMC）制造工艺 ， 该 工艺 可以驱动晶体管密度的大幅提高 ，与16nm相比，其面积减少了70％。 该公司使用EUV技术的第一个节点将是7nm +（CLN7FF +），尽管将少量使用EUV来降低其首次实现的复杂性。
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这将成为将来在5nm工艺中使用EUV的学习阶段，这将在相同性能下将功耗降低20％，或将性能提高15％与7nm相比，具有相同的能耗 。 5nm将会带来很大的改进，这是减少了45％的面积，这将使同一面积的晶体管比7nm的晶体管多了80％ ，这将允许创建尺寸非常复杂的芯片小得多。
台积电还希望帮助架构师实现更高的时钟速度，为此，它表示， 新的“极低阈值电压”（ELTV）模式将使芯片频率最多提高25％ ，尽管制造商尚未对该技术或可应用于哪种类型的芯片进行详细介绍。
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